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Logic Design Labs(13-2)
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21 [공지] 논리설계 최종 성적 공지 [44498] [TA]박지성 13 . 12 . 24 25,497
20 [공지] 프로젝트 BCD-to-7Segment Decoder 관련 공지 [28685] [TA]김도한 13 . 12 . 19 9,635
19 레포트 최종 점수 및 이의 제기 안내(12.18 수정) [TA]김도한 13 . 12 . 11 488
18 프로젝트 스펙 문서는 언제 올라오나요?? [1] 박준호 13 . 12 . 08 478
17 [공지] LAB5 결과보고서(수정 19:13) [TA] 이우연 13 . 11 . 05 484
16 [공지] LAB 5의 3,4번 항목 안내 [1] [TA] 이우연 13 . 11 . 01 449
15 [공지] LAB4 결과보고서 딜레이 제출일정. [TA] 이우연 13 . 10 . 31 430
14 [공지] LAB4 PLD 결과보고서 관련 [TA] 이우연 13 . 10 . 26 440
13 [공지] TA hour 변경. 금 15:30~16:30 [TA] 이우연 13 . 10 . 26 449
12 4장 예비보고서는 조원이 함께 제출하나요? 아니면 각.. [1] 박해규 13 . 10 . 25 455
11 VHDL 레포트에서 컴파일 질문이 있습니다. [1] 박해규 13 . 10 . 22 484
10 [공지] 이번 주(10/23) 실험 문서가 업로드 되었습니.. [TA] 이우연 13 . 10 . 22 466
9 (해결됨) Xilinx 10.1버전이 제 노트북을 지원 안하는.. [5] 남종우 13 . 10 . 19 499
8 [공지] Xilinx 설치 Tutorial 및 VHDL Tutorial 재업.. [TA]김도한 13 . 10 . 16 457
7 [공지] 이번 주 실험(10/16)은 예비보고서가 없습니다.. [TA] 이우연 13 . 10 . 13 478
6 [공지] 이번 주 10/2 (LAB3)에는 예비보고서 없습니다.. [1] [TA] 이우연 13 . 09 . 29 458
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